pci: add support for MMIO config space
[akaros.git] / kern / arch / x86 / pci.c
1 /* Copyright (c) 2009, 2010 The Regents of the University of California
2  * See LICENSE for details.
3  *
4  * Barret Rhoden <brho@cs.berkeley.edu>
5  * Original by Paul Pearce <pearce@eecs.berkeley.edu> */
6
7 #include <arch/x86.h>
8 #include <arch/pci.h>
9 #include <trap.h>
10 #include <stdio.h>
11 #include <string.h>
12 #include <assert.h>
13 #include <kmalloc.h>
14 #include <mm.h>
15 #include <arch/pci_defs.h>
16 #include <ros/errno.h>
17 #include <acpi.h>
18
19 /* List of all discovered devices */
20 struct pcidev_stailq pci_devices = STAILQ_HEAD_INITIALIZER(pci_devices);
21
22 /* PCI accesses are two-stage PIO, which need to complete atomically */
23 spinlock_t pci_lock = SPINLOCK_INITIALIZER_IRQSAVE;
24
25 static char STD_PCI_DEV[] = "Standard PCI Device";
26 static char PCI2PCI[] = "PCI-to-PCI Bridge";
27 static char PCI2CARDBUS[] = "PCI-Cardbus Bridge";
28
29 static uint32_t pci_cfg_pio_read32(uint8_t bus, uint8_t dev, uint8_t func,
30                                    uint32_t offset);
31
32 /* Gets any old raw bar, with some catches based on type. */
33 static uint32_t pci_getbar(struct pci_device *pcidev, unsigned int bar)
34 {
35         uint8_t type;
36
37         if (bar >= MAX_PCI_BAR)
38                 panic("Nonexistant bar requested!");
39         type = pcidev_read8(pcidev, PCI_HEADER_REG);
40         type &= ~0x80;  /* drop the MF bit */
41         /* Only types 0 and 1 have BARS */
42         if ((type != 0x00) && (type != 0x01))
43                 return 0;
44         /* Only type 0 has BAR2 - BAR5 */
45         if ((bar > 1) && (type != 0x00))
46                 return 0;
47         return pcidev_read32(pcidev, PCI_BAR0_STD + bar * PCI_BAR_OFF);
48 }
49
50 /* Determines if a given bar is IO (o/w, it's mem) */
51 static bool pci_is_iobar(uint32_t bar)
52 {
53         return bar & PCI_BAR_IO;
54 }
55
56 static bool pci_is_membar32(uint32_t bar)
57 {
58         if (pci_is_iobar(bar))
59                 return FALSE;
60         return (bar & PCI_MEMBAR_TYPE) == PCI_MEMBAR_32BIT;
61 }
62
63 static bool pci_is_membar64(uint32_t bar)
64 {
65         if (pci_is_iobar(bar))
66                 return FALSE;
67         return (bar & PCI_MEMBAR_TYPE) == PCI_MEMBAR_64BIT;
68 }
69
70 /* Helper to get the address from a membar.  Check the type beforehand */
71 static uint32_t pci_getmembar32(uint32_t bar)
72 {
73         uint8_t type = bar & PCI_MEMBAR_TYPE;
74
75         if (type != PCI_MEMBAR_32BIT) {
76                 warn("Unhandled PCI membar type: %02p\n", type >> 1);
77                 return 0;
78         }
79         return bar & 0xfffffff0;
80 }
81
82 /* Helper to get the address from an IObar.  Check the type beforehand */
83 static uint32_t pci_getiobar32(uint32_t bar)
84 {
85         return bar & 0xfffffffc;
86 }
87
88 /* memory bars have a little dance you go through to detect what the size of the
89  * memory region is.  for 64 bit bars, i'm assuming you only need to do this to
90  * the lower part (no device will need > 4GB, right?).
91  *
92  * Hold the dev's lock, or o/w avoid sync issues. */
93 static uint32_t __pci_membar_get_sz(struct pci_device *pcidev, int bar)
94 {
95         /* save the old value, write all 1s, invert, add 1, restore.
96          * http://wiki.osdev.org/PCI for details. */
97         uint32_t bar_off = PCI_BAR0_STD + bar * PCI_BAR_OFF;
98         uint32_t old_val = pcidev_read32(pcidev, bar_off);
99         uint32_t retval;
100
101         pcidev_write32(pcidev, bar_off, 0xffffffff);
102         /* Don't forget to mask the lower 3 bits! */
103         retval = pcidev_read32(pcidev, bar_off) & PCI_BAR_MEM_MASK;
104         retval = ~retval + 1;
105         pcidev_write32(pcidev, bar_off, old_val);
106         return retval;
107 }
108
109 /* process the bars.  these will tell us what address space (PIO or memory) and
110  * where the base is.  fills results into pcidev.  i don't know if you can have
111  * multiple bars with conflicting/different regions (like two separate PIO
112  * ranges).  I'm assuming you don't, and will warn if we see one. */
113 static void __pci_handle_bars(struct pci_device *pcidev)
114 {
115         uint32_t bar_val;
116         int max_bars;
117
118         if (pcidev->header_type == STD_PCI_DEV)
119                 max_bars = MAX_PCI_BAR;
120         else if (pcidev->header_type == PCI2PCI)
121                 max_bars = 2;
122         else
123                 max_bars = 0;
124         /* TODO: consider aborting for classes 00, 05 (memory ctlr), 06 (bridge)
125          */
126         for (int i = 0; i < max_bars; i++) {
127                 bar_val = pci_getbar(pcidev, i);
128                 pcidev->bar[i].raw_bar = bar_val;
129                 if (!bar_val)   /* (0 denotes no valid data) */
130                         continue;
131                 if (pci_is_iobar(bar_val)) {
132                         pcidev->bar[i].pio_base = pci_getiobar32(bar_val);
133                 } else {
134                         if (pci_is_membar32(bar_val)) {
135                                 pcidev->bar[i].mmio_base32 =
136                                         bar_val & PCI_BAR_MEM_MASK;
137                                 pcidev->bar[i].mmio_sz =
138                                         __pci_membar_get_sz(pcidev, i);
139                         } else if (pci_is_membar64(bar_val)) {
140                                 /* 64 bit, the lower 32 are in this bar, the
141                                  * upper are in the next bar */
142                                 pcidev->bar[i].mmio_base64 =
143                                         bar_val & PCI_BAR_MEM_MASK;
144                                 assert(i < max_bars - 1);
145                                 /* read next bar */
146                                 bar_val = pci_getbar(pcidev, i + 1);
147                                 /* note we don't check for IO or memsize.  the
148                                  * entire next bar is supposed to be for the
149                                  * upper 32 bits. */
150                                 pcidev->bar[i].mmio_base64 |=
151                                         (uint64_t)bar_val << 32;
152                                 pcidev->bar[i].mmio_sz =
153                                         __pci_membar_get_sz(pcidev, i);
154                                 i++;
155                         }
156                 }
157                 /* this will track the maximum bar we've had.  it'll include the
158                  * 64 bit uppers, as well as devices that have only higher
159                  * numbered bars. */
160                 pcidev->nr_bars = i + 1;
161         }
162 }
163
164 static void __pci_parse_caps(struct pci_device *pcidev)
165 {
166         uint32_t cap_off;       /* not sure if this can be extended from u8 */
167         uint8_t cap_id;
168
169         if (!(pcidev_read16(pcidev, PCI_STATUS_REG) & (1 << 4)))
170                 return;
171         switch (pcidev_read8(pcidev, PCI_HEADER_REG) & 0x7f) {
172         case 0:                         /* etc */
173         case 1:                         /* pci to pci bridge */
174                 cap_off = 0x34;
175                 break;
176         case 2:                         /* cardbus bridge */
177                 cap_off = 0x14;
178                 break;
179         default:
180                 return;
181         }
182         /* initial offset points to the addr of the first cap */
183         cap_off = pcidev_read8(pcidev, cap_off);
184         cap_off &= ~0x3;        /* osdev says the lower 2 bits are reserved */
185         while (cap_off) {
186                 cap_id = pcidev_read8(pcidev, cap_off);
187                 if (cap_id > PCI_CAP_ID_MAX) {
188                         printk("PCI %x:%x:%x had bad cap 0x%x\n", pcidev->bus,
189                                pcidev->dev, pcidev->func, cap_id);
190                         return;
191                 }
192                 pcidev->caps[cap_id] = cap_off;
193                 cap_off = pcidev_read8(pcidev, cap_off + 1);
194                 /* not sure if subsequent caps must be aligned or not */
195                 if (cap_off & 0x3)
196                         printk("PCI %x:%x:%x had unaligned cap offset 0x%x\n",
197                                pcidev->bus, pcidev->dev, pcidev->func, cap_off);
198         }
199 }
200
201 static uintptr_t pci_get_mmio_cfg(struct pci_device *pcidev)
202 {
203         physaddr_t paddr;
204
205         paddr = acpi_pci_get_mmio_cfg_addr(0 /* segment for legacy PCI enum*/,
206                                           pcidev->bus, pcidev->dev,
207                                           pcidev->func);
208         if (!paddr)
209                 return 0;
210         return vmap_pmem_nocache(paddr, 4096);
211 }
212
213 /* Scans the PCI bus.  Won't actually work for anything other than bus 0, til we
214  * sort out how to handle bridge devices. */
215 void pci_init(void)
216 {
217         uint32_t result = 0;
218         uint16_t dev_id, ven_id;
219         struct pci_device *pcidev;
220         int max_nr_func;
221         /* In earlier days bus address 0xff caused problems so we only iterated
222          * to PCI_MAX_BUS - 1, but this should no longer be an issue.  Old
223          * comment: phantoms at 0xff */
224         for (int i = 0; i < PCI_MAX_BUS; i++) {
225                 for (int j = 0; j < PCI_MAX_DEV; j++) {
226                         max_nr_func = 1;
227                         for (int k = 0; k < max_nr_func; k++) {
228                                 result = pci_cfg_pio_read32(i, j, k,
229                                                             PCI_DEV_VEND_REG);
230                                 dev_id = result >> 16;
231                                 ven_id = result & 0xffff;
232                                 /* Skip invalid IDs (not a device)
233                                  * If the first function doesn't exist then no
234                                  * device is connected, but there can be gaps in
235                                  * the other function numbers. Eg. 0,2,3 is ok.
236                                  * */
237                                 if (ven_id == INVALID_VENDOR_ID) {
238                                         if (k == 0)
239                                                 break;
240                                         continue;
241                                 }
242                                 pcidev = kzmalloc(sizeof(struct pci_device), 0);
243                                 /* we don't need to lock it til we post the
244                                  * pcidev to the list*/
245                                 spinlock_init_irqsave(&pcidev->lock);
246                                 pcidev->bus = i;
247                                 pcidev->dev = j;
248                                 pcidev->func = k;
249                                 snprintf(pcidev->name, sizeof(pcidev->name),
250                                          "%02x:%02x.%x", pcidev->bus,
251                                          pcidev->dev, pcidev->func);
252                                 pcidev->dev_id = dev_id;
253                                 pcidev->ven_id = ven_id;
254                                 /* Set up the MMIO CFG before using accessors */
255                                 pcidev->mmio_cfg = pci_get_mmio_cfg(pcidev);
256                                 /* Get the Class/subclass */
257                                 pcidev->class =
258                                         pcidev_read8(pcidev, PCI_CLASS_REG);
259                                 pcidev->subclass =
260                                         pcidev_read8(pcidev, PCI_SUBCLASS_REG);
261                                 pcidev->progif =
262                                         pcidev_read8(pcidev, PCI_PROGIF_REG);
263                                 /* All device types (0, 1, 2) have the IRQ in
264                                  * the same place */
265                                 /* This is the PIC IRQ the device is wired to */
266                                 pcidev->irqline =
267                                         pcidev_read8(pcidev, PCI_IRQLINE_STD);
268                                 /* This is the interrupt pin the device uses
269                                  * (INTA# - INTD#) */
270                                 pcidev->irqpin =
271                                         pcidev_read8(pcidev, PCI_IRQPIN_STD);
272                                 /* bottom 7 bits are header type */
273                                 switch (pcidev_read8(pcidev, PCI_HEADER_REG)
274                                         & 0x7c) {
275                                 case 0x00:
276                                         pcidev->header_type = STD_PCI_DEV;
277                                         break;
278                                 case 0x01:
279                                         pcidev->header_type = PCI2PCI;
280                                         break;
281                                 case 0x02:
282                                         pcidev->header_type = PCI2CARDBUS;
283                                         break;
284                                 default:
285                                         pcidev->header_type =
286                                                 "Unknown Header Type";
287                                 }
288                                 
289                                 __pci_handle_bars(pcidev);
290                                 __pci_parse_caps(pcidev);
291                                 /* we're the only writer at this point in the
292                                  * boot process */
293                                 STAILQ_INSERT_TAIL(&pci_devices, pcidev,
294                                                    all_dev);
295                                 #ifdef CONFIG_PCI_VERBOSE
296                                 pcidev_print_info(pcidev, 4);
297                                 #else
298                                 pcidev_print_info(pcidev, 0);
299                                 #endif /* CONFIG_PCI_VERBOSE */
300                                 /* Top bit determines if we have multiple
301                                  * functions on this device.  We can't just
302                                  * check for more functions, since
303                                  * non-multifunction devices exist that respond
304                                  * to different functions with the same
305                                  * underlying device (same bars etc).  Note that
306                                  * this style allows for devices that only
307                                  * report multifunction in the first function's
308                                  * header. */
309                                 if (pcidev_read8(pcidev, PCI_HEADER_REG) & 0x80)
310                                         max_nr_func = PCI_MAX_FUNC;
311                         }
312                 }
313         }
314 }
315
316 uint32_t pci_config_addr(uint8_t bus, uint8_t dev, uint8_t func, uint32_t reg)
317 {
318         return (uint32_t)(((uint32_t)bus << 16) |
319                           ((uint32_t)dev << 11) |
320                           ((uint32_t)func << 8) |
321                           (reg & 0xfc) |
322                           ((reg & 0xf00) << 16) |/* extended PCI CFG space... */
323                           0x80000000);
324 }
325
326 /* Helper to read 32 bits from the config space of B:D:F.  'Offset' is how far
327  * into the config space we offset before reading, aka: where we are reading. */
328 static uint32_t pci_cfg_pio_read32(uint8_t bus, uint8_t dev, uint8_t func,
329                                    uint32_t offset)
330 {
331         uint32_t ret;
332
333         spin_lock_irqsave(&pci_lock);
334         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
335         ret = inl(PCI_CONFIG_DATA);
336         spin_unlock_irqsave(&pci_lock);
337         return ret;
338 }
339
340 /* Same, but writes (doing 32bit at a time).  Never actually tested (not sure if
341  * PCI lets you write back). */
342 static void pci_cfg_pio_write32(uint8_t bus, uint8_t dev, uint8_t func,
343                                 uint32_t offset, uint32_t value)
344 {
345         spin_lock_irqsave(&pci_lock);
346         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
347         outl(PCI_CONFIG_DATA, value);
348         spin_unlock_irqsave(&pci_lock);
349 }
350
351 static uint16_t pci_cfg_pio_read16(uint8_t bus, uint8_t dev, uint8_t func,
352                                    uint32_t offset)
353 {
354         uint16_t ret;
355
356         spin_lock_irqsave(&pci_lock);
357         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
358         ret = inw(PCI_CONFIG_DATA + (offset & 2));
359         spin_unlock_irqsave(&pci_lock);
360         return ret;
361 }
362
363 static void pci_cfg_pio_write16(uint8_t bus, uint8_t dev, uint8_t func,
364                                 uint32_t offset, uint16_t value)
365 {
366         spin_lock_irqsave(&pci_lock);
367         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
368         outw(PCI_CONFIG_DATA + (offset & 2), value);
369         spin_unlock_irqsave(&pci_lock);
370 }
371
372 static uint8_t pci_cfg_pio_read8(uint8_t bus, uint8_t dev, uint8_t func,
373                                  uint32_t offset)
374 {
375         uint8_t ret;
376
377         spin_lock_irqsave(&pci_lock);
378         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
379         ret = inb(PCI_CONFIG_DATA + (offset & 3));
380         spin_unlock_irqsave(&pci_lock);
381         return ret;
382 }
383
384 static void pci_cfg_pio_write8(uint8_t bus, uint8_t dev, uint8_t func,
385                                uint32_t offset, uint8_t value)
386 {
387         spin_lock_irqsave(&pci_lock);
388         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
389         outb(PCI_CONFIG_DATA + (offset & 3), value);
390         spin_unlock_irqsave(&pci_lock);
391 }
392
393 /* Some AMD processors require using eax for MMIO config ops. */
394 static uint32_t pci_cfg_mmio_read32(uintptr_t mmio_cfg, uint32_t offset)
395 {
396         uint32_t val;
397
398         asm volatile("movl (%1),%0" : "=a"(val) : "g"(mmio_cfg + offset));
399         return val;
400 }
401
402 static void pci_cfg_mmio_write32(uintptr_t mmio_cfg, uint32_t offset,
403                                  uint32_t val)
404 {
405         asm volatile("movl %0,(%1)" : : "a"(val), "g"(mmio_cfg + offset));
406 }
407
408 static uint16_t pci_cfg_mmio_read16(uintptr_t mmio_cfg, uint32_t offset)
409 {
410         uint16_t val;
411
412         asm volatile("movw (%1),%0" : "=a"(val) : "g"(mmio_cfg + offset));
413         return val;
414 }
415
416 static void pci_cfg_mmio_write16(uintptr_t mmio_cfg, uint32_t offset,
417                                  uint16_t val)
418 {
419         asm volatile("movw %0,(%1)" : : "a"(val), "g"(mmio_cfg + offset));
420 }
421
422 static uint8_t pci_cfg_mmio_read8(uintptr_t mmio_cfg, uint32_t offset)
423 {
424         uint8_t val;
425
426         asm volatile("movb (%1),%0" : "=a"(val) : "g"(mmio_cfg + offset));
427         return val;
428 }
429
430 static void pci_cfg_mmio_write8(uintptr_t mmio_cfg, uint32_t offset,
431                                 uint8_t val)
432 {
433         asm volatile("movb %0,(%1)" : : "a"(val), "g"(mmio_cfg + offset));
434 }
435
436 uint32_t pcidev_read32(struct pci_device *pcidev, uint32_t offset)
437 {
438         if (pcidev->mmio_cfg)
439                 return pci_cfg_mmio_read32(pcidev->mmio_cfg, offset);
440         else
441                 return pci_cfg_pio_read32(pcidev->bus, pcidev->dev,
442                                           pcidev->func, offset);
443 }
444
445 void pcidev_write32(struct pci_device *pcidev, uint32_t offset, uint32_t value)
446 {
447         if (pcidev->mmio_cfg)
448                 pci_cfg_mmio_write32(pcidev->mmio_cfg, offset, value);
449         else
450                 pci_cfg_pio_write32(pcidev->bus, pcidev->dev, pcidev->func,
451                                     offset, value);
452 }
453
454 uint16_t pcidev_read16(struct pci_device *pcidev, uint32_t offset)
455 {
456         if (pcidev->mmio_cfg)
457                 return pci_cfg_mmio_read16(pcidev->mmio_cfg, offset);
458         else
459                 return pci_cfg_pio_read16(pcidev->bus, pcidev->dev,
460                                           pcidev->func, offset);
461 }
462
463 void pcidev_write16(struct pci_device *pcidev, uint32_t offset, uint16_t value)
464 {
465         if (pcidev->mmio_cfg)
466                 pci_cfg_mmio_write16(pcidev->mmio_cfg, offset, value);
467         else
468                 pci_cfg_pio_write16(pcidev->bus, pcidev->dev, pcidev->func,
469                                     offset, value);
470 }
471
472 uint8_t pcidev_read8(struct pci_device *pcidev, uint32_t offset)
473 {
474         if (pcidev->mmio_cfg)
475                 return pci_cfg_mmio_read8(pcidev->mmio_cfg, offset);
476         else
477                 return pci_cfg_pio_read8(pcidev->bus, pcidev->dev, pcidev->func,
478                                          offset);
479 }
480
481 void pcidev_write8(struct pci_device *pcidev, uint32_t offset, uint8_t value)
482 {
483         if (pcidev->mmio_cfg)
484                 pci_cfg_mmio_write8(pcidev->mmio_cfg, offset, value);
485         else
486                 pci_cfg_pio_write8(pcidev->bus, pcidev->dev, pcidev->func,
487                                    offset, value);
488 }
489
490 /* Helper to get the class description strings.  Adapted from
491  * http://www.pcidatabase.com/reports.php?type=c-header */
492 static void pcidev_get_cldesc(struct pci_device *pcidev, char **class,
493                               char **subclass, char **progif)
494 {
495         int i;
496         *class = *subclass = *progif = "";
497
498         for (i = 0; i < PCI_CLASSCODETABLE_LEN; i++) {
499                 if (PciClassCodeTable[i].BaseClass == pcidev->class) {
500                         if (!(**class))
501                                 *class = PciClassCodeTable[i].BaseDesc;
502                         if (PciClassCodeTable[i].SubClass == pcidev->subclass) {
503                                 if (!(**subclass))
504                                         *subclass =
505                                                 PciClassCodeTable[i].SubDesc;
506                                 if (PciClassCodeTable[i].ProgIf ==
507                                     pcidev->progif) {
508                                         *progif = PciClassCodeTable[i].ProgDesc;
509                                         break ;
510                                 }
511                         }
512                 }
513         }
514 }
515
516 /* Helper to get the vendor and device description strings */
517 static void pcidev_get_devdesc(struct pci_device *pcidev, char **vend_short,
518                                char **vend_full, char **chip, char **chip_desc)
519 {
520         int i;
521         *vend_short = *vend_full = *chip = *chip_desc = "";
522
523         for (i = 0; i < PCI_VENTABLE_LEN; i++) {
524                 if (PciVenTable[i].VenId == pcidev->ven_id) {
525                         *vend_short = PciVenTable[i].VenShort;
526                         *vend_full = PciVenTable[i].VenFull;
527                         break ;
528                 }
529         }
530         for (i = 0; i < PCI_DEVTABLE_LEN; i++) {
531                 if ((PciDevTable[i].VenId == pcidev->ven_id) &&
532                    (PciDevTable[i].DevId == pcidev->dev_id)) {
533                         *chip = PciDevTable[i].Chip;
534                         *chip_desc = PciDevTable[i].ChipDesc;
535                         break ;
536                 }
537         }
538 }
539
540 /* Prints info (like lspci) for a device */
541 void pcidev_print_info(struct pci_device *pcidev, int verbosity)
542 {
543         char *ven_sht, *ven_fl, *chip, *chip_txt, *class, *subcl, *progif;
544
545         pcidev_get_cldesc(pcidev, &class, &subcl, &progif);
546         pcidev_get_devdesc(pcidev, &ven_sht, &ven_fl, &chip, &chip_txt);
547
548         printk("%02x:%02x.%x %s: %s %s %s: %s\n",
549                pcidev->bus,
550                pcidev->dev,
551                pcidev->func,
552                subcl,
553                ven_sht,
554                chip,
555                chip_txt,
556                    pcidev->header_type);
557         if (verbosity < 1)      /* whatever */
558                 return;
559         printk("\tIRQ: %02d IRQ pin: 0x%02x\n",
560                pcidev->irqline,
561                pcidev->irqpin);
562         printk("\tVendor Id: 0x%04x Device Id: 0x%04x\n",
563                pcidev->ven_id,
564                pcidev->dev_id);
565         printk("\t%s %s %s\n",
566                class,
567                progif,
568                ven_fl);
569         for (int i = 0; i < pcidev->nr_bars; i++) {
570                 if (pcidev->bar[i].raw_bar == 0)
571                         continue;
572                 printk("\tBAR %d: ", i);
573                 if (pci_is_iobar(pcidev->bar[i].raw_bar)) {
574                         assert(pcidev->bar[i].pio_base);
575                         printk("IO port 0x%04x\n", pcidev->bar[i].pio_base);
576                 } else {
577                         bool bar_is_64 =
578                                 pci_is_membar64(pcidev->bar[i].raw_bar);
579                         printk("MMIO Base%s %p, MMIO Size %p\n",
580                                bar_is_64 ? "64" : "32",
581                                bar_is_64 ? pcidev->bar[i].mmio_base64 :
582                                            pcidev->bar[i].mmio_base32,
583                                pcidev->bar[i].mmio_sz);
584                         /* Takes up two bars */
585                         if (bar_is_64) {
586                                 assert(!pcidev->bar[i].mmio_base32);
587                                 i++;
588                         }
589                 }
590         }
591         printk("\tCapabilities:");
592         for (int i = 0; i < PCI_CAP_ID_MAX + 1; i++) {
593                 if (pcidev->caps[i])
594                         printk(" 0x%02x", i);
595         }
596         printk("\n");
597 }
598
599 void pci_set_bus_master(struct pci_device *pcidev)
600 {
601         spin_lock_irqsave(&pcidev->lock);
602         pcidev_write16(pcidev, PCI_CMD_REG, pcidev_read16(pcidev, PCI_CMD_REG) |
603                                             PCI_CMD_BUS_MAS);
604         spin_unlock_irqsave(&pcidev->lock);
605 }
606
607 void pci_clr_bus_master(struct pci_device *pcidev)
608 {
609         uint16_t reg;
610
611         spin_lock_irqsave(&pcidev->lock);
612         reg = pcidev_read16(pcidev, PCI_CMD_REG);
613         reg &= ~PCI_CMD_BUS_MAS;
614         pcidev_write16(pcidev, PCI_CMD_REG, reg);
615         spin_unlock_irqsave(&pcidev->lock);
616 }
617
618 struct pci_device *pci_match_tbdf(int tbdf)
619 {
620         struct pci_device *search;
621         int bus, dev, func;
622
623         bus = BUSBNO(tbdf);
624         dev = BUSDNO(tbdf);
625         func = BUSFNO(tbdf);
626
627         STAILQ_FOREACH(search, &pci_devices, all_dev) {
628                 if ((search->bus == bus) &&
629                     (search->dev == dev) &&
630                     (search->func == func))
631                         return search;
632         }
633         return NULL;
634 }
635
636 /* Helper to get the membar value for BAR index bir */
637 uintptr_t pci_get_membar(struct pci_device *pcidev, int bir)
638 {
639         if (bir >= pcidev->nr_bars)
640                 return 0;
641         if (pcidev->bar[bir].mmio_base64) {
642                 assert(pci_is_membar64(pcidev->bar[bir].raw_bar));
643                 return pcidev->bar[bir].mmio_base64;
644         }
645         /* we can just return mmio_base32, even if it's 0.  but i'd like to do
646          * the assert too. */
647         if (pcidev->bar[bir].mmio_base32) {
648                 assert(pci_is_membar32(pcidev->bar[bir].raw_bar));
649                 return pcidev->bar[bir].mmio_base32;
650         }
651         return 0;
652 }
653
654 uintptr_t pci_get_iobar(struct pci_device *pcidev, int bir)
655 {
656         if (bir >= pcidev->nr_bars)
657                 return 0;
658         /* we can just return pio_base, even if it's 0.  but i'd like to do the
659          * assert too. */
660         if (pcidev->bar[bir].pio_base) {
661                 assert(pci_is_iobar(pcidev->bar[bir].raw_bar));
662                 return pcidev->bar[bir].pio_base;
663         }
664         return 0;
665 }
666
667 uint32_t pci_get_membar_sz(struct pci_device *pcidev, int bir)
668 {
669         if (bir >= pcidev->nr_bars)
670                 return 0;
671         return pcidev->bar[bir].mmio_sz;
672 }
673
674 uint16_t pci_get_vendor(struct pci_device *pcidev)
675 {
676         return pcidev->ven_id;
677 }
678
679 uint16_t pci_get_device(struct pci_device *pcidev)
680 {
681         return pcidev->dev_id;
682 }
683
684 uint16_t pci_get_subvendor(struct pci_device *pcidev)
685 {
686         uint8_t header_type = pcidev_read8(pcidev, PCI_HEADER_REG) & 0x7c;
687
688         switch (header_type) {
689         case 0x00: /* STD_PCI_DEV */
690                 return pcidev_read16(pcidev, PCI_SUBSYSVEN_STD);
691         case 0x01: /* PCI2PCI */
692                 return -1;
693         case 0x02: /* PCI2CARDBUS */
694                 return pcidev_read16(pcidev, PCI_SUBVENID_CB);
695         default:
696                 warn("Unknown Header Type, %d", header_type);
697         }
698         return -1;
699 }
700
701 uint16_t pci_get_subdevice(struct pci_device *pcidev)
702 {
703         uint8_t header_type = pcidev_read8(pcidev, PCI_HEADER_REG) & 0x7c;
704
705         switch (header_type) {
706         case 0x00: /* STD_PCI_DEV */
707                 return pcidev_read16(pcidev, PCI_SUBSYSID_STD);
708         case 0x01: /* PCI2PCI */
709                 return -1;
710         case 0x02: /* PCI2CARDBUS */
711                 return pcidev_read16(pcidev, PCI_SUBDEVID_CB);
712         default:
713                 warn("Unknown Header Type, %d", header_type);
714         }
715         return -1;
716 }
717
718 void pci_dump_config(struct pci_device *pcidev, size_t len)
719 {
720         if (len > 256)
721                 printk("FYI, printing more than 256 bytes of PCI space\n");
722         printk("PCI Config space for %02x:%02x:%02x\n---------------------\n",
723                pcidev->bus, pcidev->dev, pcidev->func);
724         for (int i = 0; i < len; i += 4)
725                 printk("0x%03x | %08x\n", i, pcidev_read32(pcidev, i));
726 }
727
728 int pci_find_cap(struct pci_device *pcidev, uint8_t cap_id, uint32_t *cap_reg)
729 {
730         if (cap_id > PCI_CAP_ID_MAX)
731                 return -EINVAL;
732         if (!pcidev->caps[cap_id])
733                 return -ENOENT;
734         /* The actual value at caps[id] is the offset in the PCI config space
735          * where that ID was stored.  That's needed for accessing the
736          * capability. */
737         if (cap_reg)
738                 *cap_reg = pcidev->caps[cap_id];
739         return 0;
740 }
741
742 unsigned int pci_to_tbdf(struct pci_device *pcidev)
743 {
744         return MKBUS(BusPCI, pcidev->bus, pcidev->dev, pcidev->func);
745 }
746
747 uintptr_t pci_map_membar(struct pci_device *dev, int bir)
748 {
749         uintptr_t paddr = pci_get_membar(dev, bir);
750         size_t sz = pci_get_membar_sz(dev, bir);
751         
752         if (!paddr || !sz)
753                 return 0;
754         return vmap_pmem_nocache(paddr, sz);
755 }
756
757 /* The following were ported from Linux:
758  *
759  * pci_set_cacheline_size
760  * pci_set_mwi
761  * pci_clear_mwi
762  */
763 int pci_set_cacheline_size(struct pci_device *dev)
764 {
765         uint8_t cl_sz;
766         uint8_t pci_cache_line_size = ARCH_CL_SIZE >> 2;
767
768         cl_sz = pcidev_read8(dev, PCI_CACHE_LINE_SIZE);
769         /* Validate current setting: the PCI_CACHE_LINE_SIZE must be equal to or
770          * multiple of the right value. */
771         if (cl_sz >= pci_cache_line_size && (cl_sz % pci_cache_line_size) == 0)
772                 return 0;
773         pcidev_write8(dev, PCI_CACHE_LINE_SIZE, pci_cache_line_size);
774         cl_sz = pcidev_read8(dev, PCI_CACHE_LINE_SIZE);
775         if (cl_sz == pci_cache_line_size)
776                 return 0;
777         printk("PCI device %s does not support cache line size of %d\n",
778                dev->name, pci_cache_line_size << 2);
779         return -EINVAL;
780 }
781
782 int pci_set_mwi(struct pci_device *dev)
783 {
784         int rc;
785         uint16_t cmd;
786
787         rc = pci_set_cacheline_size(dev);
788         if (rc)
789                 return rc;
790         cmd = pcidev_read16(dev, PCI_COMMAND);
791         if (!(cmd & PCI_COMMAND_INVALIDATE)) {
792                 cmd |= PCI_COMMAND_INVALIDATE;
793                 pcidev_write16(dev, PCI_COMMAND, cmd);
794         }
795         return 0;
796 }
797
798 void pci_clear_mwi(struct pci_device *dev)
799 {
800         uint16_t cmd;
801
802         cmd = pcidev_read16(dev, PCI_COMMAND);
803         if (cmd & PCI_COMMAND_INVALIDATE) {
804                 cmd &= ~PCI_COMMAND_INVALIDATE;
805                 pcidev_write16(dev, PCI_COMMAND, cmd);
806         }
807 }